1nm，最新进展

展望 2030 年以后，我们看到，imec 预计新材料将取代硅，二维原子通道也将出现。Imec 还认为，随着行业不可避免地转向量子计算，基于磁性的栅极可能会成为一种替代方案。

最近，台积电、英特尔和三星这些*晶圆代工厂正在2纳米上开始激烈竞争。来自日本Rapidus也跃跃欲试。从市场上的报道看来，几家巨头的技术各有千秋。虽然台积电实力雄厚，但追赶者（尤其是英特尔不甘人后）。

然而，在2nm还没有大规模量产之际，市场上已经有了很多1纳米技术的新分享。我们综合一下，以飨读者。

光刻机，未雨绸缪

众所周知，要发展先进工艺，光刻机是不可或缺的。在本周，ASML 和 Imec 本周宣布建立了一项为期五年的合作伙伴关系，旨在使 Imec 的研究人员和开发人员能够使用 ASML 的最新工具。

报道指出，此举专注于 2nm 以下工艺技术，这些技术将需要 ASML 最新的光刻技术（包括高数值孔径）、计量和检测工具。Imec 将确保来自学术界和各公司的工程师拥有用于研究的最新设备，而 ASML 将确保其工具被整合到尖端工艺技术中。

根据该合作伙伴关系，Imec 将获得 ASML 全面的先进晶圆制造设备 (WFE)，包括* Twinscan NXT (DUV)、Twinscan NXE（具有 0.33 数值孔径光学器件的Low NA EUV 工具）和 Twinscan EXE（具有 0.55 数值孔径光学器件的高HighNA EUV 工具）光刻系统。此外，Imec 将在其设施中整合 ASML 的 YieldStar 光学计量解决方案和 HMI 的单光束和多光束检测工具。

这些工具将安装在比利时 Imec 的试验线上，并纳入欧盟和Flemish资助的 NanoIC 试验线。

ASML 的最新一代设备将用于开发下一代半导体生产技术，特别是 2nm 以下的制造技术。人们认为，为了在 2nm 以下的制造节点上实现高效制造，光刻工具必须支持单次曝光 8nm 的分辨率，而这只有 High-NA EUV 工具才能实现。然而，每台 High-NA EUV 系统的成本高达 3.5 亿美元，这使得新玩家或研究人员无法获得。

ASML 和 Imec 的研究人员之前主要在位于荷兰费尔德霍芬的 ASML 专用研究设施中使用高 NA（0.55 NA EUV）工具。ASML 在其自己的场地安装了这些*代High NA EUV 机器，用于初步测试、评估以及与 Imec 和其他合作伙伴的合作研究。

现在，根据新协议，Imec 将在其位于比利时鲁汶的研究线内直接现场使用高 NA 设备，特别是在其*进的试验设施以及欧盟和Flemis资助的 NanoIC 试验线中。这标志着 Imec 研究人员首次可以在自己的设施内直接使用高 NA EUV 技术，这将加快他们的工作速度。

向 Imec 提供High NA EUV 技术使用权是下一代 7A 项目 (IPCEI22201) 的一部分，并由荷兰政府作为欧洲共同利益重要项目 (IPCEI) 提供资助。

台积电将建设 1nm超级晶圆厂

与此同时，早前消息披露，台积电已经在中国台湾组件团队，加快1纳米研发。公司也计划在台湾建设1纳米的超级晶圆厂。

据台湾《联合报》在2月的报道，全球*芯片代工厂台积电计划在台湾南部建设一座1纳米工艺工厂，旨在抢在三星电子、英特尔等竞争对手之前推出备受期待的1纳米工艺，以巩固其市场领导地位。

纳米（nm）是指半导体芯片上的电路线宽度。线宽越小，功耗越低，处理速度越快，是生产高性能芯片的关键因素。尽管台积电此前已宣布其 1 纳米工艺计划，但这是其首次透露有关其生产线位置和规模的具体细节。

报道，台积电*进的 1 纳米晶圆厂计划在台南沙仑建设。该厂将建成一座大型 Giga-Fab，容纳六条生产线。据报道，该公司已向台湾南部科学园区管理局 (STSPA) 提交了沙仑 1.4 纳米和 1 纳米生产设施的土地使用申请。前三座晶圆厂（P1 至 P3）将生产 1.4 纳米芯片，后三座晶圆厂（P4 至 P6）将专注于 1 纳米芯片。该计划可能会在以后修改，以包括 1 纳米和 0.7 纳米工艺。

台积电开始在台湾生产 2 纳米芯片，并在美国亚利桑那州工厂生产 4 纳米芯片。

随着人工智能芯片需求的激增，代工厂之间的竞争也愈演愈烈。直到去年，3 纳米工艺仍主导着先进半导体市场，但台积电和三星电子都计划今年量产 2 纳米芯片。

台积电打算提前推出 1 纳米工艺，以保持其在半导体市场的*地位。该公司最初计划在 2027 年推出 1.4 纳米工艺，但去年，它将时间表提前了一年，并宣布计划在 2026 年开始使用 1.6 纳米工艺生产半导体。三星电子和英特尔预计将在 2027 年推出 1.4 纳米工艺。

1纳米的光罩，也启动了

去年12月，日本印刷株式会社（DNP）宣布，成功实现了支持半导体制造尖端工艺极紫外 (EUV) 光刻的*代 2 纳米（nm：10 -9米）以上逻辑半导体光掩模所需的精细图案分辨率。

DNP 还完成了与高数值孔径2兼容的光掩模标准评估，该应用正在考虑用于 2nm 以后的下一代半导体，并已开始向半导体开发联盟、制造设备制造商和材料制造商供应评估光掩模。高数值孔径 EUV 光刻技术可以在硅晶片上形成比以前更高分辨率的精细图案，并有望实现高性能、低功耗的半导体。

近年来，使用EUV光源的EUV光刻技术在尖端逻辑半导体的量产方面取得了进展，在存储器半导体领域的应用也不断扩大，EUV光刻技术已成为尖端半导体供应中不可或缺的技术。

DNP于2023年3月完成了3nm代EUV光刻技术的光掩模制造工艺的开发，并于2024年作为分包商参与了国家研究开发机构——新能源和工业技术发展组织（NEDO）的后5G信息和通信系统基础设施强化研发项目。

目前，DNP已实现2nm以后逻辑半导体用EUV光刻掩模版所需的精细图案分辨率，并完成了支持High-NA的EUV光掩模版的开发，该光掩模版被考虑用于2nm以后的下一代半导体，并已完成EUV光掩模版的标准评估，并开始提供样品掩模版。

DNP表示，要实现2nm以后EUV光刻的光掩模版，需要的图案比3nm要小20%。这不仅指图案的大小和形状，还包括在同一掩模版表面解析各种精细图案的技术。这不仅包括标准的直线和矩形图案，还包括越来越复杂的曲面图案。DNP在成熟的3nm制程工艺基础上，通过反复改进，已经达到了2nm以后所需的图案分辨率。

DNP进一步指出，High NA-EUV光刻的光掩模要求比标准EUV光刻的光掩模更高的精度和更精细的加工。DNP建立并优化了与传统EUV光刻光掩模不同的制造工艺流程。

DNP表示，公司将继续建立生产技术，例如提高制造产量，目标是在 2027 财年开始大规模生产第 2nm 代逻辑半导体的光掩模。

我们还将继续与总部位于比利时鲁汶的国际尖端研究机构imec合作，推动光掩模制造技术的发展，着眼于1nm代。

1nm的路线图回顾

回看集成电路产业的发展，在2022年，Imec就公布了1nm的晶体管路线图。

据介绍，路线图包括突破性的晶体管设计，从持续到 3 纳米的标准 FinFET 晶体管发展到 2 纳米和 A7（七埃）的新型全栅极 (GAA) 纳米片和叉片设计，随后是 A5 和 A2 的 CFET 和原子通道等突破性设计。提醒一下，10 埃等于 1 纳米，因此 Imec 的路线图涵盖低于“1 纳米”的工艺节点。

下图展示了新型晶体管的路线图，这种晶体管将进一步实现密度扩展，并有望实现一些性能改进。全栅 (GAA)/纳米片晶体管将在 2nm 节点首次亮相，取代为当今尖端芯片供电的 FinFET。我们已经看到几家芯片制造商发布了采用这种晶体管技术的不同变体的公告，例如英特尔的四片 RibbonFET。

Imec 预计 GAA/nanosheet 和 forksheet 晶体管（最基本的层次是 GAA 的更密集版本）将持续到 A7 节点。互补 FET (CFET) 晶体管将在 2032 年左右问世时进一步缩小占用空间，从而允许更密集的标准单元库。最终，我们将看到具有原子通道的 CFET 版本，这将进一步提高性能和可扩展性。

随着节点的进步、成本的飙升以及对更多计算能力的需求（特别是机器学习的需求）呈非线性增长，该行业面临着越来越多的挑战。但Imec完全相信摩尔定律在提出 50多年后仍然有效，尽管我们认为这并不适用于该定律的经济部分，该部分也定义了随着时间的推移每个晶体管的成本降低。

事实上，如下图所示，由于更复杂的设计规则和更长的设计周期时间，芯片设计成本正在飙升，导致每个晶体管的成本增加。此外，单线程性能增益从 90 年代末和 21 世纪初每年 50% 的惊人增幅放缓到每年约 5%。但是，如果我们不考虑密度或经济因素，摩尔定律通常仍按每两年翻一番的规律运行。

Imec指出，虽然对更多计算能力的需求过去每两年翻一番，基本上与摩尔定律带来的性能提升一致，但机器学习/人工智能所需的原始计算能力大约每六个月翻一番。这是一个令人恼火的问题，因为即使晶体管数量继续翻番也无法跟上步伐。为此Imec 认为，尺寸缩放（包括更好的密度和封装技术）、新材料和设备架构以及系统技术协同优化（SCTO）的三管齐下的解决方案可以让行业保持正轨。

Imec认为，*步是启用下一代工具。当今的第四代 EUV 光刻机的孔径为 0.33，因此芯片制造商必须使用多重图案化技术（每层曝光一次以上）来创建 2nm 及以下的最小特征。由于单层晶圆必须“打印”两次，因此出现缺陷的可能性更高。这将导致产量降低和周期（生产）时间延长，从而导致成本增加。

下一High高 NA 型号（第五代）的孔径将为 0.55。这种更高的精度将允许在一次曝光中创建更小的结构，从而降低设计复杂性并提高产量、周期时间（每小时 200 片以上晶圆）和成本。Imec 和 ASML 预计这些工具将在 2026 年投入量产。

正如您在最后两张图片中看到的，标准 DUV 将我们带到了 100 MTr/mm2（每平方毫米兆晶体管数量，密度测量），而今天的 0.33NA 将推动行业达到 ~500 MTr/mm2。即将到来的高 NA 机器将需要达到 2nm 才能将其提高到 ~1000 MTr/mm2，并且可能通过多重图案化超越。

在imec看来，进一步提高晶体管密度和性能特征还需要增强后端线 (BEOL) 工艺。BEOL 步骤专注于将晶体管连接在一起，从而实现通信（信号）和电力传输。Imec将这些二次密度改进技术称为“缩放助推器”，因为它们有助于提高晶体管密度和性能，即使它们与晶体管的尺寸/位置没有直接关系。

背面供电是一项关键进步，可将电源带到芯片背面。将电源电路和数据承载互连分开可改善电压下降特性，从而实现更快的晶体管切换，同时在芯片顶部实现更密集的信号路由。信号传输也受益，因为简化的路由可以实现更快的线路，同时降低电阻和电容。Imec 坚信背面供电将扩展到所有尖端芯片。

当然，热量可能会成为背面供电的一个问题，因为晶体管将在通常散热的硅片侧面放置金属层。不过，imec表示，所使用的金属（目前是铜）足够擅长散热，可以减少影响。然而，需要进行一些设计考虑以适应这种技术。

路线图上的进一步改进包括用于互连的直接金属蚀刻技术，以及带有气隙的自对准通孔。互连，即实现电力传输和通信的微型导线，已成为规模化的*障碍之一。随着时间的推移，这个问题变得越来越明显——这些导线的宽度只需要几个原子厚。Imec 还在研究将取代铜的新金属，石墨烯就是候选材料之一。

Imec 还在研究系统技术协同优化 (SCTO) 技术，例如 3D 互连和 2.5D 小芯片实现。3D 芯片设计电子设计自动化 (EDA) 软件的缺乏是阻碍该技术在行业广泛采用的主要因素。Imec 正在与 Cadence 合作，开发可简化 3D 设计流程的先进软件。

展望 2030 年以后，我们看到，imec 预计新材料将取代硅，二维原子通道也将出现。Imec 还认为，随着行业不可避免地转向量子计算，基于磁性的栅极可能会成为一种替代方案。